华为硬件工程师笔试题

1、基尔霍夫定理的内容是什么?(仕兰微电子)

　　基尔霍夫定理包括电流定律和电压定律。

　　电流定律(KCL)：在集总电路中，任何时刻，对任一结点，所有流出结点的支路电流的代数和恒等于零。

　　电压定律(KVL)：在集总电路中，任何时刻，沿任一回路，所有支路电压的代数和恒等于零。

　　2、平板电容公式(C=εS/4πkd)。(未知)

　　3、最基本的如三极管曲线特性。(未知)

　　4、描述反馈电路的概念，列举他们的应用。(仕兰微电子)

　　5、负反馈种类(电压并联反馈，电流串联反馈，电压串联反馈和电流并联反馈);

　　负反馈的优点：(未知)

　　稳定放大倍数;

　　改变输入电阻——串联负反馈，增大输入电阻;并联负反馈，减少输入电阻;

　　改变输出电阻——电压负反馈，减少输出电阻;电流负反馈，增大输出电阻;

　　有效地扩展放大器的通频带;

　　改善放大器的线性和非线性失真。

　　6、放大电路的频率补偿的目的是什么，有哪些方法?(仕兰微电子)

　　频率补偿目的就是减小时钟和相位差，使输入输出频率同步

　　很多放大电路里都会用到锁相环频率补偿电路

　　7、频率响应，如：怎么才算是稳定的，如何改变频响曲线的几个方法。(未知)

　　8、给出一个查分运放，如何相位补偿，并画补偿后的波特图。(凹凸)

　　9、基本放大电路种类(电压放大器，电流放大器，互导放大器和互阻放大器)，优缺 点，特别是广泛采用差分结构的原因。(未知)

　　10、给出一差分电路，告诉其输出电压Y+和Y-,求共模分量和差模分量。(未知)

　　11、画差放的两个输入管。(凹凸)

　　12、画出由运放构成加法、减法、微分、积分运算的电路原理图。并画出一个晶体管级的 运放电路。(仕兰微电子)

　　13、用运算放大器组成一个10倍的放大器。(未知)

　　14、给出一个简单电路，让你分析输出电压的特性(就是个积分电路)，并求输出端某点 的 rise/fall时间。(Infineon笔试试题)

　　15、电阻R和电容C串联，输入电压为R和C之间的电压，输出电压分别为C上电压和R上电 压，要求制这两种电路输入电压的频谱，判断这两种电路何为高通滤波器，何为低通滤 波器。当RCq,还有 clock的delay,写出决

　　定最大时钟的因素，同时给出表达式。(威盛VIA 2003.11.06 上海笔试试题)

　　18、说说静态、动态时序模拟的优缺点。(威盛VIA 2003.11.06 上海笔试试题)

　　19、一个四级的Mux,其中第二级信号为关键信号 如何改善timing。(威盛VIA

　　2003.11.06 上海笔试试题)

　　20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，

　　使得输出依赖于关键路径。(未知)

　　21、逻辑方面数字电路的卡诺图化简，时序(同步异步差异)，触发器有几种(区别，优

　　点)，全加器等等。(未知)

　　22、卡诺图写出逻辑表达使。(威盛VIA 2003.11.06 上海笔试试题)

　　23、化简F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)

　　24、please show the CMOS inverter schmatic,layout and its cross sectionwith P-

　　well process.Plot its transfer curve (Vout-Vin) And also explain the

　　operation region of PMOS and NMOS for each segment of the transfer curve? (威

　　盛笔试题circuit design-beijing-03.11.09)

　　25、 To design a CMOS invertor with balance rise and fall time,please define

　　the ration of channel width of PMOS and NMOS and explain?

　　26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子)

　　27、用mos管搭出一个二输入与非门。(扬智电子笔试)

　　28、 please draw the transistor level schematic of a cmos 2 input AND gate and

　　explain which input has faster response for output rising edge.(less delay

　　time)。(威盛笔试题circuit design-beijing-03.11.09)

　　29、画出NOT,NAND,NOR的符号，真值表，还有transistor level的电路。(Infineon笔

　　试)

　　30、画出CMOS的图，画出tow-to-one mux gate。(威盛VIA 2003.11.06 上海笔试试题)

　　31、用一个二选一mux和一个inv实现异或。(飞利浦-大唐笔试)

　　32、画出Y=A*B+C的cmos电路图。(科广试题)

　　33、用逻辑们和cmos电路实现ab+cd。(飞利浦-大唐笔试)

　　34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。(仕兰微电子)

　　35、利用4选1实现F(x,y,z)=xz+yz’。(未知)

　　36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现(实际上就是化

　　简)。

　　37、给出一个简单的由多个NOT,NAND,NOR组成的原理图，根据输入波形画出各点波形。

　　(Infineon笔试)

　　38、为了实现逻辑(A XOR B)OR (C AND D)，请选用以下逻辑中的一种，并说明为什

　　么? 1)INV 2)AND 3)OR 4) NAND 5)NOR 6)XOR 答案：NAND

　　39、用与非门等设计全加法器。(华为)

　　40、给出两个门电路让你分析异同。(华为)

　　41、用简单电路实现，当A为输入时，输出B波形为…(仕兰微电子)

　　42、A,B,C,D,E进行投票，多数服从少数，输出是F(也就是如果A,B,C,D,E中1的个数比0

　　多，那么F输出为1，否则F为0)，用与非门实现，输入数目没有限制。(未知)

　　43、用波形表示D触发器的功能。(扬智电子笔试)

　　44、用传输门和倒向器搭一个边沿触发器。(扬智电子笔试)

　　45、用逻辑们画出D触发器。(威盛VIA 2003.11.06 上海笔试试题)

　　46、画出DFF的结构图,用verilog实现之。(威盛)

　　47、画出一种CMOS的D锁存器的电路图和版图。

　　48、D触发器和D锁存器的区别。(新太硬件面试)

　　49、简述latch和filp-flop的异同。(未知)

　　50、LATCH和DFF的概念和区别。(未知)

　　51、latch与register的区别,为什么现在多用register.行为级描述中latch如何产生的。

　　(南山之桥)

　　52、用D触发器做个二分颦的电路.又问什么是状态图。(华为)

　　53、请画出用D触发器实现2倍分频的逻辑电路?(汉王笔试)

　　54、怎样用D触发器、与或非门组成二分频电路?(东信笔试)

　　55、 How many flip-flop circuits are needed to divide by 16? (Intel) 16分频?

　　56、用filp-flop和logic-gate设计一个1位加法器，输入carryin和current-stage，输出

　　carryout和next-stage. (未知)

　　57、用D触发器做个4进制的计数。(华为)

　　58、实现N位Johnson Counter,N=5。(南山之桥)

　　59、用你熟悉的设计方式设计一个可预置初值的7进制循环计数器，15进制的呢?(仕兰

　　微电子)

　　60、数字电路设计当然必问Verilog/VHDL，如设计计数器。

　　61、BLOCKING NONBLOCKING 赋值的区别。(南山之桥)

　　62、写异步D触发器的verilog module。(扬智电子笔试)

　　module dff8(clk , reset, d, q);

　　input clk;

　　input reset;

　　input [7:0] d;

　　output [7:0] q;

　　reg [7:0] q;

　　always @ (posedge clk or posedge reset)

　　if(reset)

　　q